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一种有效检测芯片可连通性的测试方案

AET电子技术应用 2018-02-07 15:42:02

[导读] 设计规则比较复杂,有些场景需要考虑多个金属之间的相互影响。如果版图工程师没有能充分考虑到这些可能存在的场景,或者对设计规则的理解不充分,就有可能在实际连线中出现管脚不能被引出,或者管脚能够被引出,但引线违反了设计规则。

 

介绍了一种标准芯片单元可连通性的检测方法,可以有效检测标准芯片单元的可连通性,在布局布线阶段之前,改进标准单元的版图,或者增加布局布线的约束条件,从而保证标准芯片单元的设计对布局布线的友好性。通过对标准芯片单元的检测和改进,可以有效提高芯片的整体可连通性,从而节约布局布线阶段的工作时间,减少开发周期,提高芯片良率。本方法可以实现标准芯片单元库的全覆盖检测,通过优化算法,可以在尽可能减少芯片测试工作量的前提下,实现90%以上的随机场景再现。通过在不同技术节点标准芯片单元检测中的应用,有效地捕获了标准芯片单元连通性的问题,在数字后端布局布线之前,改进或阻止了可能出现的不友好场景,提升了芯片后端设计的效率。

 

0引言

在市场需求的驱动下,近40年来,芯片的设计和制造技术得到了突飞猛进的发展。从45nm到28nm,从16nm到10nm,芯片制造技术一路高歌猛进,每隔一到两年时间,芯片的设计和制造技术就会被推进到下一个技术节点。在人们津津乐道享受着芯片性能提升带来便利的同时,芯片的设计和制造正在面临着巨大的挑战。

 

基于物理学定律,工程师通过缩小芯片尺寸来提升其性能。作为一个实际问题,把芯片变得越来越小是非常困难的。现在芯片设计已经将芯片各个组成部分之间的空间缩小到了十几纳米,但逻辑芯片的管脚数量不会因为芯片尺寸的缩小而减少,如何把百万数量级的管脚按照逻辑关系连接好,是不得不面对的技术问题。随着制造工艺越来越复杂,设计规则也越来越复杂。工艺每推进一个技术节点,后端布局布线的设计规则都会有两到三倍增加,这给芯片设计和制造带来很大的挑战。标准芯片单元作为最小的逻辑单元,在整个芯片上会被大量重复使用,所以标准芯片单元的设计显得尤为重要。如果标准芯片单元的可连通性出现问题,将会导致布局布线无法满足设计规则要求,甚至造成芯片断路失效。本文介绍一种标准芯片单元可连通性的检测方法,可以实现标准芯片单元库的全覆盖检测,并模拟实际布局布线中的随机场景来预测可能出现的问题,在实际应用中,取得了很好的效果。

 

1影响标准芯片单元连通性的主要因素

标准芯片单元的管脚形状和排列布局会影响芯片的可连通性。在标准芯片单元库中,与门是一种使用最频繁的标准单元。图1(a)是与门的逻辑电路图,有两个输入管脚和一个输出管脚。在标准芯片单元的版图上,对应的也有两块金属用于输入端的连接,一块金属用于输出端的连接,如图1(b)。

 

 

在进行版图设计时,版图工程师会对版图本身的设计规则进行检查,同时预留管脚的外连空间。管脚的外连方法一般有两种,一种是在管脚上打过孔,然后再用金属层接出;另一种方法是把管脚做金属层延伸,然后在通过跳层方法接出。不管采用哪种方法把管脚引出,在进行标准芯片单元版图设计时,这些引出的金属层都是不存在的,版图工程师只能预估可能的接线方法来预留空间。

 

影响管脚接线的设计规则主要有:金属线与金属线之间的距离、金属端头之间的距离、过孔被金属层覆盖的面积、跨层金属之间的距离等。图2(a)~图2(c)是一些常见的设计规则。

 

 

设计规则比较复杂,有些场景需要考虑多个金属之间的相互影响。如果版图工程师没有能充分考虑到这些可能存在的场景,或者对设计规则的理解不充分,就有可能在实际连线中出现管脚不能被引出,或者管脚能够被引出,但引线违反了设计规则。

 

在实际应用中,标准芯片单元有可能是紧挨着放在一起,这时候两个单元的管脚就会相互影响。版图工程师很能考虑这种情形,因为很难预测到哪些标准芯片单元会被放在一起。图3是两个标准芯片单元放在一起的场景。两个输入端管脚离得很近,而且都需要引出,引出线之间很容易触发设计规则,如果预留的空间不足,就有可能造成管脚无法引出的情况。

 

 

[整理编辑:中国测控网]
标签:  芯片[39]    测试[1]    IC[0]    连通性[8]
 
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